Arrow Lake酷睿 Ultra 200S处理器细节曝光：英特尔奉献22nm基板
IT之家 5 月 6 日音讯，芯片职业分析师 Andreas Schilling 昨日放出了一组关于英特尔 Arrow Lake 处理器的晶圆透视图，提醒了酷睿 Ultra 200S 处理器各模块及的 Tile 内部中心的完好布局。
如图所示，作为英特尔首款彻底依靠台积电制作工艺（除基板外）的高功能桌面处理器，Arrow Lake 选用了杂乱的 Chiplet 多芯片封装技能。
IT之家汇总中心模块装备：
Compute Tile 核算模块：台积电 N3B 制程，面积 117.241 平方毫米
I/O Tile 输入输出模块：台积电 N6 制程，面积 24.475 平方毫米
SoC Tile 体系单元模块：台积电 N6 制程，面积 86.648 平方毫米
GPU Tile 核显模块：集成 4 个 Xe 中心及 Arc Alchemist 烘托单元
一切模块之下的基板（Base Tile 中介层）根据英特尔自家 22nm FinFET 工艺制作，面积 302.994 平方毫米。这意味着，Arrow Lake 是英特尔首个除基板外彻底由竞争对手制作的产品。
从图中能够看到，其 8 个功能核（P-core）散布在芯片边际与中心区域，16 个能效核（E-core）以四集群方式交叉其间，挂在中心的 Ring Agent 环形总线上，旨在降低热密度。
每个 P 核均装备了 3MB 的 L3 高速缓存（一共 36MB），而每个 E 核集群装备 3MB 的 L2 缓存，其间 1.5MB 由两个中心直接同享，经过互连网络将两个 L2 缓存集群（及其相关的中心）桥接在一同。
英特尔此次对 Arrow Lake 缓存进行最大的一项晋级便是初次将 E 核集群接入 P 核同享的 L3 缓存，然后有效地为 E 核供给了 L3 缓存。
功能模块分化：
I/O 模块：集成雷电 4 控制器 / 显现 PHY、PCIe Express 缓冲器 / PHY 和 TBT4 PHY
SoC 模块：包括显现引擎、媒体引擎、更多 PCIe PHY、缓冲器和 DDR5 内存控制器
GPU 模块：包括四个 Xe GPU 内核和一个 Xe LPG（Arc Alchemist）烘托处理单元
Arrow Lake 是英特尔迄今为止最杂乱的架构之一，也是该公司初次将 Chiplet 芯粒规划引进台式机桌面商场。
虽然选用全新规划，但 Arrow Lake 系列酷睿 Ultra 200S 桌面处理器并未到达用户预期，甚至在游戏功能测验中落后 14 代酷睿处理器（如 i9-14900K），首要瓶颈或许源于其模块间推迟问题，现在英特尔正试图经过固件更新处理这一问题。
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